vivado之ila抓包改值問題

今天小編在調試FPGA時又遇到一個奇葩的問題！說其奇葩，不知道是我道行不夠還是它確實罕見，最後，請一個學長看了半天也沒看出來爲什麼。 我來說說這個奇葩問題吧： 首先有如下vivado工程示意圖： 我在模塊B中定義了一個位寬爲32的變量，然後通過top連接，將數據發送到模塊A,最後再傳輸到PC端的上位機上。然後我在A中例化了一個ila的邏輯分析儀，給他的輸入時鐘爲50mhz，最終顯示的值確實爲真確值

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