Verilog HDL程序基礎——計算機組成原理實驗

模塊的一般語法結構 設計塊 module 模塊名（端口名1，端口名2，…）；         端口類型說明（input，output，inout）；         參數定義（可選）；         數據類型定義（wire，reg等）； ……………………………說明部分…………………………………         實例引用低次層模塊和基本門級元件；         連續賦值語句（assign）；  

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