verilog的一些技巧，就靠他拿offer了！

FPGA各位和數字IC設計崗位面試時常常會問下verilog的一些基本概念，做了下整理，面試時一定用得上！ 1，reg與wire的區別： 相同點：  都能表示一種類型類型。  不同點： wire 連線型數據，線網類型；  表示元件間的物理連線，不能保存數據；  線網是被驅動的，可以用連續賦值語句或把元件的輸出連接到線網等方式進行驅動；  給線網提供驅動的賦值元件就是「驅動源」，線網的值由驅動源來決

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