Design Compiler Lab自制中文視頻分享（B站）

Design Compiler Lab中文視頻分享

Design Compiler

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Design Compiler 是業界主流的邏輯綜合工具，用來將可綜合的RTL代碼（VHDL、Verilog、Systemverilog）綜合成和特定工藝庫相關的門級網表，用於後端的佈局佈線。

自錄DC Lab中文視頻是因爲博主學習過程當中深感IC設計領域從業人員相對於互聯網從業人員的藏掖和固化。IC設計培訓行業課程價格的高昂。

IC設計是一個跨領域的工做。以低功耗，低硬件開銷，高性能等因素爲驅動，設計針對特定應用場景的的芯片是設計者的宗旨。

IC設計的複雜性決定了工做的很大一部分是和EDA工具的交互。IC設計脫離不掉EDA的Flow，可是更爲重要的仍是以工具爲輔助，對特定問題的解決。

博主以免費開源的精神，計劃自錄DC、ICC、PT等業界主流EDA的Lab 視頻，以相對「**流程介紹.pdf」更加具體直觀的方式，爲ASIC設計流程中那些趕鴨子上架的學生黨提供新手入門級引導。

博主 拋磚引玉，望行業人士不吝賜教。

B站視頻連接：

https://www.bilibili.com/video/av33451841

Lab 2：

Lab 4：

Lab 5：

Lab 6：

Lab 9：

Lab 10：

最後，爲因錄製Lab 視頻而疏忽女友的 138min46s致歉。

慢點生活，多些故事

無

布布雞的生活日記

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空·

本文分享自微信公衆號 - 數字芯片實驗室（gh_e85b37ca379a）。
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