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1.原理圖常見錯誤: (1)ERC報告管腳沒有接入信號: a. 建立封裝時給管腳定義了I/O屬性; b.建立元件或放置元件時修改了不一致的grid屬性,管腳與線沒有連上; c. 建立元件時pin方向反向,必須非pin name端連線. (2)元件跑到圖紙界外:沒有在元件庫圖表紙中心建立元件. (3)建立的工程文件網絡表只能部分調入pcb:生成netlist時沒有選擇爲global. (4)當使用本

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