Xilinx官方教學視頻學習筆記 —— 7 Series FPGA Clocking Resource
時鐘功能輸入（CCIO） 每個Bank內都有自己的Clock輸入引腳，每個Bank有4個，可配置爲單端或差分時鐘； 這些引腳直接與Bank內的CMT連接，而不用作時鐘輸入時的時候就是一般的IO； 其中，2個IO具有多時鐘域時鐘功能（Muti-Region Clock Capability, MRCC），而另2個IO則只有單時鐘域時鐘功能（Single Region Clock Capability
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