關於FIFO的一些問題

Q1：RDCLK和WRCLK差距較大時，是否會造成multi-bit的問題？是否會造成跳過了full而full+1的狀態漏過滿？ A1：總結一下幾點：https://zhuanlan.zhihu.com/p/22681019              1.慢時鐘採快時鐘會出現漏採，雖然不會出現功能錯誤，但是將空滿新號的判斷變得更爲保守，效率因此會i降低。             2.由於出現漏採，

>>阅读原文<<