關於攝像頭PCB圖設計經驗談

攝像頭PCB設計，由於客觀緣由等.容易引發干擾這是個涉及面大的問題。咱們拋開其它因素，僅僅就PCB設計環節來講，分享如下幾點心得，供參考交流：

1.合理佈置電源濾波/退耦電容：通常在原理圖中僅畫出若干電源濾波/退耦電容，但未指出它們各自應接於何處。其實這些電容是爲開關器件(門電路)或其它須要濾波/退耦的部件而設置的，佈置這些電容就應儘可能靠近這些元部件，離得太遠就沒有做用了。有趣的是，當電源濾波/退耦電容佈置的合理時，接地點的問題就顯得不那麼明顯。

2.線條有講究：有條件作寬的線決不作細；高壓及高頻線應園滑，不得有尖銳的倒角，拐彎也不得采用直角。地線應儘可能寬，最好使用大面積敷銅，這對接地點問題有至關大的改善。

3.要有合理的走向：如輸入/輸出，交流/直流，強/弱信號，高頻/低頻，高壓/低壓等…，它們的走向應該是呈線形的(或分離)，不得相互交融。其目的是防止相互干擾。最好的走向是按直線，但通常不易實現，最不利的走向是環形，所幸的是能夠設隔離帶來改善。對因而直流，小信號，低電壓PCB設計的要求能夠低些。因此「合理」是相對的。

4.選擇好接地點：小小的接地點不知有多少工程技術人員對它作過多少論述，足見其重要性。通常狀況下要求共點地，如：前向放大器的多條地線應匯合後再與幹線地相連等等…。現實中，因受各類限制很難徹底辦到，但應盡力遵循。這個問題在實際中是至關靈活的。每一個人都有本身的一套解決方案。如能針對具體的電路板來解釋就容易理解。

5.有些問題雖然發生在後期製做中，但倒是PCB設計中帶來的，它們是：過線孔太多，沉銅工藝稍有不慎就會埋下隱患。因此，設計中應儘可能減小過線孔。同向並行的線條密度太大，焊接時很容易連成一片。因此，線密度應視焊接工藝的水平來肯定。焊點的距離過小，不利於人工焊接，只能以下降工效來解決焊接質量。不然將留下隱患。因此，焊點的最小距離的肯定應綜合考慮焊接人員的素質和工效。

6.焊盤或過線孔尺寸過小，或焊盤尺寸與鑽孔尺寸配合不當。前者對人工鑽孔不利，後者對數控鑽孔不利。容易將焊盤鑽成「c」形，重則鑽掉焊盤。導線太細，而大面積的未佈線區又沒有設置敷銅，容易形成腐蝕不均勻。即當未佈線區腐蝕完後，細導線頗有可能腐蝕過頭，或似斷非斷，或徹底斷。因此，設置敷銅的做用不只僅是增大地線面積和抗干擾。以上諸多因素都會對電路板的質量和未來產品的可靠性大打折扣。

PCB設計應注意

誤區一：這板子的PCB設計要求不高，就用細一點的線，自動布吧。

點評：自動佈線必然要佔用更大的PCB面積，同時產生比手動佈線多好多倍的過孔，在批量很大的產品中，PCB廠家降價所考慮的因素除了商務因素外，就是線寬和過孔數量，它們分別影響到PCB的成品率和鑽頭的消耗數量，節約了供應商的成本，也就給降價找到了理由。

誤區二：這些總線信號都用電阻拉一下，感受放心些。

點評：信號須要上下拉的緣由不少，但也不是個個都要拉。上下拉電阻拉一個單純的輸入信號，電流也就幾十微安如下，但拉一個被驅動了的信號，其電流將達毫安級，如今的系統經常是地址數據各32位，可能還有244/245隔離後的總線及其它信號，都上拉的話，幾瓦的功耗就耗在這些電阻上了。

誤區三：CPU和FPGA的這些不用的I/O口怎麼處理呢？先讓它空着吧，之後再說。

點評：不用的I/O口若是懸空的話，受外界的一點點干擾就可能成爲反覆振盪的輸入信號了，而MOS器件的功耗基本取決於門電路的翻轉次數。若是把它上拉的話，每一個引腳也會有微安級的電流，因此最好的辦法是設成輸出（固然外面不能接其它有驅動的信號）;

誤區四：這款FPGA還剩這麼多門用不完，可盡情發揮吧

點評：FGPA的功耗與被使用的觸發器數量及其翻轉次數成正比，因此同一型號的FPGA在不一樣電路不一樣時刻的功耗可能相差100倍。儘可能減小高速翻轉的觸發器數量是下降FPGA功耗的根本方法。

誤區五：這些小芯片的功耗都很低，不用考慮

點評：對於內部不太複雜的芯片功耗是很難肯定的，它主要由引腳上的電流肯定，一個ABT16244，沒有負載的話耗電大概不到1毫安，但它的指標是每一個腳可驅動60毫安的負載（如匹配幾十歐姆的電阻），即滿負荷的功耗最大可達60*16=960mA，固然只是電源電流這麼大，熱量都落到負載身上了。

誤區六：存儲器有這麼多控制信號，我這塊板子只須要用OE和WE信號就能夠了，片選就接地吧，這樣讀操做時數據出來得快多了。

點評：大部分存儲器的功耗在片選有效時（不論OE和WE如何）將比片選無效時大100倍以上，因此應儘量使用CS來控制芯片，而且在知足其它要求的狀況下儘量縮短片選脈衝的寬度。

誤區七：這些信號怎麼都有過沖啊？只要匹配得好，就可消除了

點評：除了少數特定信號外（如100BASE-T、CML），都是有過沖的，只要不是很大，並不必定都須要匹配，即便匹配也並不是要匹配得最好。象TTL的輸出阻抗不到50歐姆，有的甚至20歐姆，若是也用這麼大的匹配電阻的話，那電流就很是大了，功耗是沒法接受的，另外信號幅度也將小得不能用，再說通常信號在輸出高電平和輸出低電平時的輸出阻抗並不相同，也沒辦法作到徹底匹配。因此對TTL、LVDS、422等信號的匹配只要作到過沖能夠接受便可。

誤區八：下降功耗都是硬件人員的事，與軟件不要緊。

點評：硬件只是搭個舞臺，唱戲的倒是軟件，總線上幾乎每個芯片的訪問、每個信號的翻轉差很少都由軟件控制的，若是軟件能減小外存的訪問次數（多使用寄存器變量、多使用內部CACHE等）、及時響應中斷（中斷每每是低電平有效並帶有上拉電阻）及其它爭對具體單板的特定措施都將對下降功耗做出很大的貢獻’