運放，運放

在FPGA高速採集中，除了外部的AD芯片之外，最重要的是運放，因爲必須將微小信號放大後才能進入AD，轉換出數字信號。 運放設計如上圖，外部輸入微小電流信號，通過電阻R1取電，轉換爲電壓，請注意R1阻值，以與信號源進行阻抗匹配。 C1和R2組成高通濾波器，濾除不需要的高頻信號。 電位器R4和電阻R3、R5、R6組成直流偏置調零電路。 R7和R8組成負反饋電路，進行信號放大。 OPA1輸出的放大信號經

>>阅读原文<<