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2FPGA_Verilog 語法基礎之時序控制
時間 2021-01-08
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時序控制: 首先要有觸發條件,觸發條件只要有電平變化就會觸發,通常情況下以時鐘作爲觸發條件;一個時鐘週期內有兩次電平變化,通常以時鐘的上升沿作爲觸發條件posedge sclk 如圖爲兩個按鍵相與控制一個led的量滅,即兩個按鍵全爲高電平時led燈爲高;按鍵至少有一個爲低電平時,led爲低電平,led跳變爲時鐘的上升沿觸發。
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