quartus中測試文件的寫法及用法_筆記
1. VerilogHDL設計不用而仿真時用的語法 initial task/function for/while/repeat/forever integer 內部不能有三態0 case/casex force/wait/fork #x 2. 關於例化 如下爲一個簡單的比較器模塊 module compare(a,b,equal);
input a,b;
output equal;
reg eq
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