Veirlog 學習記錄(4)，分頻模塊+層次化的模塊設計

前三篇文章都是單一模塊的設計，然後測試是否來完成特定的功能，不過這種方法只能解決一些簡單的問題，所以實際中需要層次花的設計。 這次給大家分享的就是一個層次化的設計，移位寄存器模塊+分頻模塊，然後再用頂層文件把它們組合在一起。 寄存器模塊： module shift1(clk,D,MD,QB); input clk; //時鐘信號 input [7:0] D; //預置數，可以

>>阅读原文<<