xilinx 7系列FPGA的配置接口
參考文檔： UG470 一、配置接口分類 簡述：CCLK時鐘在master模式下爲input，在slave模式下爲output。根據配置管腳M2 M1 M0的高低電平狀態，決定配置模式。 二、配置bank的電壓選擇 配置bank有3個，bank0，bank14和bank15 。通過pin腳CFGBVS配置bank區間的電平，CFGBVS腳設置爲VCCO_0或者GND，當CFGBVS爲高，則ba
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