數字IC的基本流程

Verilog HDL可以在不同的的抽象層次進行描述電路下面的它們的具體層次分類: 可分爲前端與後端： 前端： spec（確定項目需求） system model（使用C/C++以及matlab等高級語言設置模型） RTL coding 形式驗證/功能驗證 後端： 邏輯綜合（部分公司仍認爲是前端，使用DC綜合） DFT （design for test）（部分公司仍認爲是前端） Auto P&R(

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