Qsys_UART_IP

1.QSYS中的UART IP 結構圖 endofpacket:產生中斷信號，比如寫入0x5A那麼當rxdata/txdata的數據是0x5A的時候就會產生一箇中斷信號。 寄存器位概覽 Status寄存器 RRDY：接收ready信號，當接受數據的寄存器無內容時爲0，有內容拉高； TRDY：發送ready信號； Control寄存器：多數bit只比Status寄存器多一個i，表示Control寄存

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