CPU FPGA接口傳輸 verilog
功能文檔使用 功能->結構->如何通信->時序->時間參數 eg 1 模塊功能 異步接口信號通信 2 結構 接口包括： 32bit數據總線 16bit地址總線 讀指示 寫指示 片選指示 狀態指示 3 通信 明確步驟 觀察過程 明確輸入、輸出、雙向 分清每個步驟的控制方 分清每個步驟交流的信息 看參數表 分清通信雙方分別保證哪些參數 確保時序下簡化設計 CPU從FPGA讀時序 首先CPU片選，同時給
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