昨天咱們組的10bit-40M ADC測出來了,本身終於能鬆口氣,能夠無牽無掛的畢業了。
晚上老闆bg全組畢業生,喝了不少,我對老闆說:"這3年在組裏,我是把它看成事業來作的!"
是的,雖然這3年裏,挫折可能多於成功,歡樂永遠與痛苦交織,但不管是技術仍是處事,甚至在酒量上,都是我經受磨練、提升最多的3年。
即將畢業之際,我能夠說:來這裏讀3年,我無怨無悔。。。前端
今早醒來,忽然有了寫寫這3年碩士生涯的衝動。
一來給本身留下一些回憶,記念一下逝去的時光;
二來以此表士一下對個人導師楊華中教授感激之情;
三來順便宣傳+推銷一下咱們組,但願他能後繼有人,越走越好(因此發在這個版,你們少拍點兒啊哈:P)面試
我是電信專業的,大二暑假還在陸建華老師那裏作完了一個SRT項目,很爽。
但最後仍是選擇了線路,這個轉變是在大三sars期間作出的。算法
那個時候國內的集成電路設計業剛剛起來,中星微和炬力尚未上市,但從很多新聞中我感受到,我國IT業的一個瓶頸就在於芯片。
尤爲是有報道說神舟飛船上天后,國外開始對我們的電子元件進行封鎖。咱們的製造業附加值低,也是由於不能掌握芯片的設計和生產,只能大量進口芯片,成爲別人的裝配工。
在作SRT的時候我就想,咱們的系統性能能和802.11相媲美,卻沒法賣錢,爲啥?由於當時不會把一個機箱大小的系統作成一個芯片。服務器
後來,又發現作芯片設計是一個門檻很高的行業。
這不但意味着之後與你競爭的人少,並且也減小了比本科晚工做3年的機會成本。
本身本科時候找實習能夠找到寫FPGA的工做, 若是碩士畢業仍是隻會寫FPGA,那麼和在工業界寫了3年FPGA的本科生比,就不必定佔優點。
而芯片設計不同,因爲本科生的知識儲備不夠,公司很難讓本科生做核心研發,每每是作應用工程師這樣的外圍開發,這樣和本科生的門檻就造成了。
而同其餘專業相比,IC也有培養門檻,一次流片動輒幾萬到幾十萬,這個成本不是調幾塊電路板,作幾個仿真能燒得了的。
以我爲例,碩士3年一共流了3次片,保守計算流片的成本也要6萬以上,再加上其餘成本,一個碩士下來能燒上10萬8萬比起學費來說太值了。。。
高門檻的另外一個附屬產物就是入職的高薪水。
我沒作過詳細統計,可是從這兩年技術類的入職薪水來看,IC公司的平均工資要高於作通訊、軟件等其餘專業的。
一個佐證是每一年都有很多通訊、圖像、信檢等專業的畢業生選擇去IC類公司工做。
固然,最後還感受本身在電路方面的感受比作算法好。
aew的project作的是焦頭爛額,可是對於zhangzq的負反饋放大器試驗,我卻願意提早一個月開始琢磨。。。
有了這3點,我決定投身於這個領域......架構
若是說選擇線路是通過思考的,那麼選擇個人老闆則是很匆忙的,甚至說是莽撞的。
原本推研前都計劃的是另一個組,沒有對楊老師這裏進行任何接觸和了解,但填完志願後發生了一件令我傷自尊的事情,臨時決定換組。
一度想過去中科院作龍芯,最後在huahua的教育+忽悠(:P)下,選擇瞭如今的老闆。。。
這樣反而陰差陽錯的避開了老闆每一年頗有名的"海選面試",得以直接進組heiheiide
btw: 老闆每一年在推研以前都會面試大批學生,這個已經成爲傳統。
並且據我觀察,幾乎全部學生在面試中都被拍得很慘,不少人由於自我感受很差就不敢來了。
其實這個和求職的技術面試差很少,拍你不表明就不滿意,道理很簡單:拍到死,瞭解你不知道什麼才能評估出總共知道些什麼;
1+1=2都會答,這我的什麼水平反而無法評估;反過來想,若是面試官拍不死你,說明他的水平可能還不如你,去那裏極可能就學不到東西。。。性能
第一次和老闆正面接觸是分配畢業設計。
俗話說,女怕嫁錯郎,男怕入錯行。接到老闆的通知後我就緊張得要命,生怕給本身的任務沒意思,或者好活都給別人搶走了。
記得那天7,8個推研同窗圍坐在桌子旁。老闆第一個任務就是給個人,聽完一通描述後, 我說: 我不想作這個....因而老闆描述了一個新任務,我說:這個我也不想作
……
這個過程最後居然持續了6,7輪,仍然沒找到想要的活。眼看就要到中午了,我只好說,您先給別人分配吧!
記得那天的會從10點開到下午1:30才結束,好歹定下來一個題目。
想起來我實在是太浮躁、任性和挑剔了,其實最主要緣由是我不知道本身想要什麼。那時候只知道要作IC,可是是作系統仍是數字?是作模擬仍是射頻?一律沒概念。
生怕給老闆留下很差印象,開完會趕忙補了一個封道歉信,好在他並無怪罪我什麼。測試
第2學期開學後,個人畢設題目陰差陽錯的改成爲一個無線收發器項目做系統仿真,而已有的資料只有一個美國標準和師兄們討論的系統結構雛形。很快,發現個人工做不能只限於仿真,還要和師兄們討論系統結構,進行指標的分配。
transciever號稱模擬電路里面最複雜的系統,須要對電路的線性、噪聲、增益、功耗乃至成本都十多個因素進行折中。而標準要求的10多個系統指標又與這些電路指標有着千絲萬縷的聯繫,沒任何經驗。
一開始,系統結構都是我一天寫一個方案供你們討論,常常是這個指標按下去了,那個指標又不知足要求了,等指標都差很少了,某個作模塊的師兄說給他的模塊要求離譜,作不了,就一票否決了。。。搜索引擎
不過這個活確實有意思,一是發現本科幾乎全部課程的知識都要用到,從模擬電路、信號系統到通訊電路、DSP、通訊原理乃至大四的微波電路、天線原理等包羅萬象,基本概念不能有差錯,不然可能一個指標算錯就毀了整個方案。
另外一個是發現系統結構這個東西真是變幻無窮,無窮無盡,儘管到處是地雷,可是歷來不會發現本身走到懸崖,總能看到但願,人也就不會由於暫時的困難而氣餒。idea
系統方案你們基本以爲過關了,就開始進行指標分配和系統仿真了,終於體會到什麼叫「使喚丫頭拿鑰匙,當家不作主」了。
雖然是我來分配,可是沒有任何電路經驗,不知道誰的模塊能作到什麼指標,並且作模塊的都是師兄,也不敢得罪,只能先問一遍你們都能作到多少啊,回來仿真看看能知足系統指標。能,那就皆大歡喜,不能,就得看看跟誰說說好話,讓他努力把指標作上去。。。
系統的好處是:不會弔死在一棵樹上,一個模塊提升不了,能夠經過調整其餘模塊的指標來知足總體要求。
固然壞處也在這裏了:你們都想着本身的電路不動,別人去調整,最後扯皮的結果每每就是"彪悍"的師兄贏得勝利,"柔弱"的師兄被迫修改電路。
最要命的是,有些師兄對本身的電路也沒譜,今天說這個指標能達到,過兩天又說不行了
因而大夥羣情激憤,好在有老闆充當滅火隊員,四處安撫,項目才能在磕磕碰碰中艱難前行。
用我這樣一個菜鳥來做系統架構,就如同一個不會畫直線的建築師設計樓房同樣,即便用再好的鋼筋混凝土,大樓也有坍塌的一天。
一年之後,在你們進行系統聯調的時候,發現了一個結構上的致命bug,大廈轟然倒塌,PT在研究生階段第一個項目以失敗了結。。。
固然這個bug也讓PT對電路有了新的認識:仿真永遠是對物理系統的抽象和簡化,不知道在建模的時候哪些是能夠忽略的,哪些是不能忽略的,一味的相信仿真結果就是無心義的。
PT就是由於沒有考慮到mixer的本振泄露,這麼一個在絕大多數仿真model中都忽略的物理量,致使了整個項目的失敗。。。
對於爲何碩士選擇作AD,是在作收發器的過程當中逐漸清晰的。
畢設時,組內各個模塊電路的積累還不多,在作系統設計時充分體會到了被模塊設計能力到處掣肘的滋味。
從規模上講,AD在整個收發器中,乃至各類模擬電路中,是規模最大,複雜度最高的一個模塊,組裏的同窗曾經發牢騷,作射頻的同窗畫版圖是按"天"計,而做AD的是按"月"計。有berkeley的博士3年作一個AD出來就能夠畢業。
從難度上講,AD也是難度最大的模塊之一。直觀理解,在發射機--信道--接收機這一通訊環路中,AD處於模擬環路的末端,信號通過發射機、信道、接收機前端後,已經引入了各類干擾和失真,而AD還須要站好最後一班崗, 將各類信號忠實的量化,避免那些"搗亂分子"混入"革命隊伍",不然接下來的數字濾波器也將難以區分他們。
有人計算過,一個14bit的流水線ADC,電路中每作一次放大,偏差要小於"270個電子"才行......
尤爲是射頻接收機軟件化後,中頻提升,動態範圍增大,高速高精度的AD每每成爲系統的瓶頸,也成爲國外對咱們封鎖的重點。
目前美國對12bit 50MHz以上,14bit 5MHz以上的AD限制出口到我國,而接觸過軟件無線電的同窗都知道,目前雷達、基站等接收機中,每每須要速度在80MHz以上,精度在12bit以上的AD才行。
難、累便是不利的因素,反過來看也是有利的,說明他的門檻更高,競爭者更少。
尤爲是用於雷達、基站上的高速高精度ADC,民用領域應用較少,國內工業界也不多作
這也給了高校和研究所一個機會,咱們作的東西再也不只是用來發paper,雖然離實際量產有些距離,可是至少有可能經過咱們的努力,逼迫外國放開封鎖。。。
在這一年時間裏,經過文獻閱讀,對國內學術界在模擬電路領域與國外的差距有了更清醒的認識。
集成電路設計領域是一個重視實驗的領域,頂級期刊都須要測試結果做證,若是缺少基本的實現能力,即便有好的idea,不能測出世界一流的性能,仍是不能發表高水平論文的。
因爲工藝條件等方面的差別,與算法不一樣,別人的電路方案僅僅經過論文很難重複驗證,更不要說消化吸取。
而idea-電路設計-流片測試驗證-發表論文這一學術週期通常長達1年以上,相比作算法做理論的出成果要慢的多。
尤爲是在當前學術界比較浮躁、看重論文數量的環境下,更須要靜下心才能耐得住寂寞,不然就可能重蹈陳進的覆轍。。。
要我說,做電路的就是要有些阿Q精神。。。
這些客觀因素增長了咱們工做的難度,好在老闆深知其中的道理,提供了很是寬鬆的環境。
硬件上,咱們從一開始的1臺服務器,逐步發展到7臺服務器18個cpu core的機羣晝夜運行,以保證充足的仿真驗證。
流片機會上雖然達不到美國那樣想怎麼流就怎麼流,但經過精細化管理,例行的review機制,保證了有合理要求的人都能有機會流。
軟指標上,他歷來不會對做電路的研究生有論文上的要求,只要測試結果達到要求,他總會想辦法放你畢業。
做爲學生,在這樣的環境下也就慢慢把心沉下來了,一開始畢設沒評上優秀論文也要生一肚子氣,到後來也能坦然了。
把leigh的話寫進了smd以銘志:
解決工程中的實際問題纔是咱們電子工程系人的真正使命,發兩篇無關痛癢不給人類知識添磚加瓦的文章,如今看來確實是浪費時間。
-----leigh
畢竟,當國家之間勝者爲王敗者寇時,比的不會是論文多少,idea新舊,決定勝負將是導彈雷達上那些元件的精度和速度。。。
若是3年前有人問我作電路最須要什麼?
我會答,物理概念要清楚。
今天再問我,答案只有兩個字:敬業!
研2開始,組裏開始作一個codec的項目,ST中國公司派了一個工程師來幫咱們review,作技術指導。
老闆給我分了7我的,我按模塊分下去一看,發現本身不用幹活了,hoho,8cuo
ST是一個大公司,對開發工做的流程有着嚴格的規範。
僅從原理圖上講,大到模塊劃分和命名,小到一個開關的符號畫法,甚至電路中信號線能拐幾個彎,都有嚴格的規定;而電路中每個管子的尺寸,每一次仿真,都要講出道理才能經過review。這麼多要求,咱們這些沒通過專業訓練的草寇們一時難以適應,並且一開始我也不是很重視。
第一次提交電路就被ST打回來罵了個狗血噴頭,他們看的很仔細,每一個組員都收到了近10條嚴重錯誤。
我發現不幹活的最慘,被罵了7*10=70句。。。
ST的工程師很敬業,說話也很直,一句"use your head!"一直讓我記憶猶新。。。
有些規則是量化好的,好比信號線只能拐一個彎,很好斷定;但有些規則是原則性的,好比電路圖要畫的直觀、好看。
到底什麼算是好看?這個就很難界定。
有時看了組員提交給個人原理圖,以爲確實比較難看但是每一個人審美不同,組員也是盡力了,我也很差擅自篡改人家的勞動成果,結果發過去只回來一個字:"ugly!"
那幾個月,常常是上午收到email,不是被氣的想在實驗室大罵,就是委屈的想哭。
只能找老闆發發牢騷,而後回一封語氣緩和、虛心請教的email,下午再去好言安撫那些一樣生氣和委屈的組員繼續工做。
ST工程師雖然語氣強硬,可是他們的敬業和追求盡善盡美的精神確實給我留下了深入的印象。
從他們給咱們的電路樣例能夠看出,大到設計指標的肯定,小到一個電容上下極板這種很難影響總體性能的細節,都仔細斟酌,保證電路上的每一點都是最優。
其實模擬電路就是這樣,大的結構誰都知道,不少細節加在一塊兒,就決定了產品的品質。
相反,咱們有些組員平時大大咧咧慣了,總以爲"差很少就行",,完成的電路圖大毛病沒有,小毛病一堆,看了就讓人以爲"活糙"。。。
一次寫report時候,本身電路的結構都能記錯,讓我大爲光火,給他們寫了一個email:
我一直覺得,對待本身的電路,應該像對待本身的親生骨肉同樣。你熟悉他們的氣味,熟悉身上每個胎記的位置,願意給他們挑最好看的衣服穿,病了會着急得給他看病,打針吃藥,還會未雨綢繆,想着他們要上哪一個幼兒園。。。而有些人呢?沒有事請把就孩子放一邊不去想了,盼着23號能夠領工錢回家了。。。平時呢,若是讓給孩子餵奶,想都不想孩子是否是須要,拿起個瓶子咕嘟咕嘟就給孩子灌,嗆着都無論,幹完了趕忙去休息,看都很少看一眼,更不要提對孩子的脾氣稟性瞭如指掌了,估計被別人掉包了,都不知道。。。大家以爲這是一個對待親生兒子的態度麼? 大家不以爲更像一個保姆麼?
這不是一個熱愛不熱愛工做的問題,而是一個對工做負責的問題。。。。。。
後來去ST述職,跟另一個team leader聊起來,他說,看哪一個學生公司願意要。
主要是要敬業,工程師就要有追求完美的精神。。。
我沒記錯的話,後半句leigh也給他的學生說過。
雖然這個項目最後只結束於設計圖紙階段,但經過與大公司的合做,讓組裏創建起一套相對規範的流程。
而流程的重要性,是有深入教訓的。
就在項目進行的中間,個人第一個sigma-delta ADC流片回來了,通電之後示波器上毫無動靜。。。
後來經檢查,一路偏置電流沒有連,這個弱智錯誤讓我悔的直想跳樓,由於一次成功的流片經驗,求職時就意味着數千塊錢的薪水溢價。
但老闆並無停留在錯誤上,他跟我說,在IC設計領域,僅期望經過細心避免錯誤是行不通的,必定要從流程上把關。
後來仔細檢查,確實是我流程上的不規範形成的bug。。。
研2一年,除了開題,我沒有作一天碩士課題,可是它讓我知道了兩個重要的東西:
敬業和流程......
他這幾天事情好多,就由我代最後一篇吧,反正都是組裏人,誰寫都同樣的。
這學期末,咱們的13bit200k sigma-delta ADC測到了<-80db的噪底。就在老闆請畢業生吃飯的當天下午,咱們的10bit40M pipeline ADC測到了DNL 0.38, INL 0.51, ENOB 9.14b,SFDR 72dB。是一個拿得出手的指標和測試結果,稱不上outstanding,但對咱們來講,已經很值得高興。
咱們組模擬電路起步是5年前,正式開始流片才只是兩年前。是Gray師兄帶着咱們,從Sigma-delta開始作起。到今天,咱們已經能夠把AD中最拼硬功夫的Pipeline作到國內領先,能夠說是用5年的時間作到了別人用10年都作不到的事情。
從畢設算起,來到線路組已經兩年半了。這兩年半的時間,是我真正觸摸清華精神的兩年。爲了趕工流片,徹夜不眠是常常事。Pipeline ADC誰也沒作過,帶咱們設計的師兄也沒有流片經驗,從電路到版圖,再到漫長而艱苦的測試,都是咱們一點一點摸索出來的。有時候心理也會不平衡,想國外的同窗們,條件不知道比咱們好多少。然而想歸想,最後還得踏踏實實地作,有的時候真是無助,碰到棘手的問題,很長時間也毫無線索。好在後來,在咱們不懈的堅持下,問題都一一解決了。
進清華有6年了,但是讀懂清華,倒是這兩年。我很慶幸本身進入了線路組,有一個踏踏實實的老闆,在整個學術界都擠破腦袋想idea,攢paper的時候,能安心地作事情。AD研發週期漫長,須要幾代人努力纔可能成功,在看不到成果的時候,錢也好,時間也好,真都是白白投進去。好在老闆從沒有急功近利,一直給咱們很大的空間和支持。甚至前幾任師兄沒有idea和paper的時候,他也想辦法放人畢業。
不少人都在講,清華人踏實。褒義地說是敬業,貶義地說就是太笨,不懂得變通。我時常想,什麼是笨,什麼是聰明呢?用小東西發大文章是聰明,那麼踏踏實實作事難道就是笨麼?記得有師兄跟我說,某高校某個實驗室,幾年前曾經拿到一個大項目,其意義與龍芯不相上下,然而項目拿到後,整個實驗室都瀰漫浮躁之風,只想着攢paper,不想好好作東西,結果幾年過去了,手裏握着些許小成果,大項目卻不了了之。我在想,若是當初,他們能踏踏實實作東西,不搞這樣的小聰明,是否是今天也能看到成果了呢?即便看不到成果,至少也看獲得但願吧。
作芯片不是件容易的事,它須要你很長時間忍受寂寞。但是一旦有一天,成果出來了,那麼前景會是很是廣闊的。就好像那句爛俗的話:十年寒窗無人曉,一朝成名天下知。聰明的人不會被眼前的虛榮誘惑,他會爲了更高遠的目標捨棄眼前。在如此浮躁的學術界,老闆帶着咱們沉下心來踏實作,結果反卻是出成果最快的。
Career版聚那天,見到了很有CEO風度的Hellsing同窗,他如數家珍地講了好多baidu逸聞。很高興地看着他,聽他說由於沒能籤給作戰鬥機的地方而抱憾至今,由於身在baidu爲中國搜索引擎作事而感到充實。我想,他必定是安心而幸福的。
我曾經很遺憾,由於留在國內讀博,便再也沒有出國讀學位的機會。可是如今,我很高興留在了這裏。這兩年,咱們組全部人爲着同一個夢想努力着,忍辱負重,從零開始,汗水和着淚水,一步一步堅實地向前走着。在黃沙漫布的荒原上,澆磚培土,建造屬於咱們本身的莊園。
我也曾經很不理解,甚至自命不凡地嘲笑那些鄧稼先們,幹嗎放棄那麼好的條件,回到這窮鄉僻壤來,搭上一生。然而,若是你沒有體會過從澆磚培土到壘起大廈的過程,便永遠也沒法體會這樣的成就感和深深的使命感。給別人作事和給本身作事,兩種感受是永遠沒法相比的。
畢業生聚餐那天,老闆很開心,說了不少話。就像每一年畢業聚餐時同樣,他對每個即將畢業的師兄師姐說,無論未來去哪,必定別忘了你的師弟師妹們。
帖子發在這裏,必定有將來的師弟師妹們能看到。做爲將來的師姐,對大家說幾句吧:P
當初選擇線路組緣自大二班會上,dickson的一句話。他說,中國最缺的是兩種技術人才,大系統架構和基礎硬件設計與製造。中國的技術瓶頸也在這兩方面,上缺系統架構,至今沒有本身的大飛機;下缺基礎硬件,高性能AD還被美國禁運。從國防意義上講,這兩種東西都是必不可少的,於是人才也是不可或缺的。從另外一個側面考量,組裏面有流片經驗的師兄師姐,畢業起薪15k*14仍是挺正常的。
線路組一直是以長帶幼,對於模擬電路設計這樣特別強調傳承性的專業來說,這是很重要的。師兄師姐們不只在校的時候好好教,甚至離校出去工做了也還跟咱們保持聯繫,手把手地教好師弟師妹。線路組是一個你們庭。在這樣的大環境下,我和同組兩個非微電本科背景的人,研一第一次設計電路並流片,研二第一次測試,便能把pipeline ADC作到如此,真的是很不容易,沒有師兄師姐的積累和幫助,咱們是作不來的。
很高興幾年的積累在今天看到了曙光。咱們雖然尚未建起金碧輝煌的寶塔,可是已經壘好了堅實的地基,大夥正在幹勁十足地建造着。你想爲這美麗的寶塔上填上一磚一瓦嗎,你想成爲塔頂那顆耀眼的明珠嗎?那就快快加入咱們組吧:P