ISERDESE3和OSERDESE3的仿真分析

1，這是xilinx的器件內部的解串和串行的元件，首先看官方文檔的描述： 2，在8bit模式下面，猜想模型的信號輸出情況，看一下到底是符合解串，於是例化iserdes3模塊，並且自行使用邏輯模擬，如下： 其中rx_clk的頻率是clkdiv的頻率4倍，剛好匹配8個bit位寬，可以知道每個字節的輸出都是在clkdiv的上升沿之後，數據解串的低位在前高位在後，對比發現和xilinx自身的數據一致，仿真

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