使用兩個FIFO完成流水操做

時間  2021-02-02
標籤 spa 設計 code blog 接口 input table class 简体版
原文   原文鏈接

1、設計目標

     寫一個FIFO控制器，控制器裏有兩個FIFO，輸入的數據由串行接收模塊（uart_rx_module）送來,一共有86行86列的數據，按0、1、2行，1、2、3行，直到最後83、84、85行，每3行爲一組進行加操做，即每一組的每一列三個數進行相加，每一組要加86次。傳過來的第一行數據先暫存在FIFO1中，第二行數據先暫存在FIFO2中，從第三行數據開始流水操做，即取出第1、二行的數據，與輸入的新數據相加，將結果經過串行發送模塊（uart_tx_module）發送出去，在相加的同時，將新數據存在FIFO2中，將FIFO2中讀出的數據從新存在FIFO1中，這一組的加操做完成後，FIFO1中爲第1行的數據，FIFO2中爲第二行的數據，以此操做不斷循環，直到最後一組。spa

2、設計思路

2.1 設計先知 

  1. 串口傳輸過來的86×86的數據是每十個波特時間才傳輸一次，每個數據傳送過來的同時會有標誌位拉高，只須要判斷該標誌位便可進行讀寫操做。
  2. 由於是三行數據相加，因此先要把前兩行的數據先存到fifo1和fifo2，當第三行數據傳輸過來的時候，再把三個數據（兩個fifo輸出端和rx輸出）相加。
  3. 第0、1、2行加完後，須要把第1、2、3行數據相加，這時第0、1、2行的數據已經所有讀出來了，因此須要在相加的時候把後面兩行（第1、2行）數據存到fifo裏面，即相加的同時須要將fifo2的數據存入fifo1，pi_data的數據存入fifo2。
  4. 最後三行相加，即第83、84、85行相加，不須要寫數據了，寫使能能夠關閉了，只須要讀使能，將fifo1裏面的83行讀出來和將fifo2裏面的84行讀出來，而後與新傳送過來的85行進行相加。

 

2.2 設計結構圖

 

 

 

 

2.3 fifo核的讀寫時序

 

 

 

 

 

2.4 fifo控制模塊的時序圖

 

 

接口傳輸方向設計

接口名稱code

位寬blog

功能接口

輸入ci

Pi_flaginput

1it

輸入數據有效標誌位，爲高表明有數據輸入table

輸入class

Pi_data

8

輸入的一個8位數據

中間變量

Cnt_col

8

列計數器，用於統計每一行寫入的數據個數

中間變量

Cnt_row

8

行計數器，用於統計輸入數據的行數

中間變量

Wr_en_1

1

Fifo1的寫使能，控制fifo數據的寫入

中間變量

Wr_en_2

1

Fifo2的寫使能，控制fifo數據的寫入

中間變量

Data_in_1

8

Fifo1寫入數據的端口

中間變量

Data_in_2

8

Fifo2寫入數據的端口

中間變量

Data_out_1

8

Fifo1讀出數據的端口

中間變量

Data_out_2

8

Fifo2讀出數據的端口

中間變量

Rd_en

1

Fifo1和Fifo2讀使能，控制兩個Fifo數據的讀出

中間變量

Flag_add

1

加操做使能信號，爲高時控制三個數據相加

輸出

Po_sum

8

存放每一組，每列三個數據相加的結果

輸出

Po_flag

1

輸出數據有效標誌位

 

 

 

 

3、關鍵代碼

3.1串口接受模塊

module uart_rx_moudule(
    input      wire       Clk,
    input      wire       Rst_n,
    input      wire       rx,
    output     reg        po_flag,
    output     reg  [7:0] po_data
);

wire Rst;
assign Rst=~Rst_n;
   
reg          rx1;
reg          rx2;
reg          rx2_reg;
reg [12:0]   cnt_baud;
parameter    CNT_BAUD_MAX = 13'd5207;
parameter    HALF_CNT_BAUD_MAX = 13'd2603;
reg          rx_flag;
reg [3:0]    bit_cnt;
reg          bit_flag;
//打第一拍   
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      rx1<=1'd0;
      end
   else 
        begin
        rx1<=rx;
        end
//打第二拍
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      rx2<=1'd0;
      end
   else 
        begin
        rx2<=rx1;
        end
//打第三拍
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      rx2_reg<=1'd0;
      end
   else 
        begin
        rx2_reg<=rx2;
        end
//rx_flag
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      rx_flag<=1'b0;
      end
   else if((!rx2)&&(rx2_reg))
        begin
        rx_flag<=1'b1;
        end
   else if((bit_cnt=='d8)&&(bit_flag))
        begin
        rx_flag<=1'b0;  
        end
//cnt_baud
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      cnt_baud<='d0;
      end
   else if((cnt_baud==CNT_BAUD_MAX)||(!rx_flag))
        begin
        cnt_baud<='d0;
        end
   else 
        begin
        cnt_baud<=cnt_baud+1'b1;
        end
//bit_flag
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      bit_flag<=1'b0;
      end
   else if(cnt_baud==HALF_CNT_BAUD_MAX)
        begin
        bit_flag<=1'b1;
        end
   else 
        begin
        bit_flag<=1'b0;
        end
//bit_cnt
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      bit_cnt<='b0;
      end
   else if((bit_cnt=='d8)&&(bit_flag))
        begin
        bit_cnt<='b0;
        end
   else if(bit_flag)
        begin
        bit_cnt<=bit_cnt+1'b1;
        end
//po_data
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      po_data<='d0;
      end
   else if((bit_flag)&&(bit_cnt>='d1))
        begin
        po_data[bit_cnt-1'b1]<=rx2;
        end
//po_flag
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      po_flag<=1'b0;
      end
   else if((bit_flag)&&(bit_cnt=='d8))
        begin
        po_flag<=1'b1;
        end
   else 
        begin
        po_flag<=1'b0;
        end
endmodule

 

 

 

 

 3.2串口發送模塊

module uart_tx_module(
    input    wire         Clk,
    input    wire         Rst_n,
    input    wire [7:0]   pi_data,
    input    wire         pi_flag,
    output   reg          tx
);

wire Rst;
assign Rst=~Rst_n;

reg [7:0]  data_temp;//數據暫存
reg        tx_flag;//控制發送定時器
reg [3:0]  bit_cnt;//控制發送位數
reg        bit_flag;
reg [12:0] cnt_baud;
parameter  CNT_BAUD_MAX = 13'd5207;

//data_temp
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      data_temp<='d0; 
      end
   else if(pi_flag)
        begin
        data_temp<=pi_data;
        end
//tx_flag
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      tx_flag<=1'b0;
      end
   else if(pi_flag)
        begin
        tx_flag<=1'b1;
        end
   else if((bit_cnt=='d8)&&(bit_flag))
        begin
        tx_flag<=1'b0;
        end

//cnt_baud
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      cnt_baud<='d0;
      end
   else if((cnt_baud==CNT_BAUD_MAX)||(!tx_flag))
        begin
        cnt_baud<='d0;
        end
   else 
        begin
        cnt_baud<=cnt_baud+1'b1; 
        end

//bit_flag
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin   
      bit_flag<=1'b0;
      end
   else if(cnt_baud==CNT_BAUD_MAX-1'b1)
        begin
        bit_flag<=1'b1;
        end
   else 
        begin
        bit_flag<=1'b0;
        end
//bit_cnt
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      bit_cnt<='d0;
      end
   else if((bit_cnt=='d8)&&(bit_flag))
        begin
        bit_cnt<='d0;
        end
   else if(bit_flag)
        begin
        bit_cnt<=bit_cnt+1'b1;
        end

//tx
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      tx<='d1;
      end
   else if(pi_flag)
        begin
        tx<=1'b0;  
        end
   else if((bit_flag)&&(bit_cnt<='d7))
        begin
        tx<=data_temp[bit_cnt]; 
        end
   else if((bit_flag)&&(bit_cnt=='d8))
        begin
        tx<=1'b1;
        end
endmodule

 3.3 fifo控制模塊

//=============================================================
// ---名 稱：fifo_ctrl
// ---做 者:橘子哥哥
// ---Q  Q :1073273114
// ---we chat:15870894502
// ---日 期：2021-1-31
// ---描 述：控制兩個fifo核完成讀寫流水操做
//=============================================================
module fifo_ctrl(
    input      wire        Clk,
    input      wire        Rst_n,
    input      wire        pi_flag,
    input      wire [7:0]  pi_data,
    output     reg         po_flag,
    output     reg  [7:0]  po_sum
);
wire Rst;
assign Rst=~Rst_n;

reg  [7:0]cnt_col;
reg  [7:0]cnt_row;
reg       wr_en_1;
reg       wr_en_2;
reg       rd_en;
wire [7:0]data_in_1;
wire [7:0]data_in_2;
wire [7:0]data_out_1;
wire [7:0]data_out_2;
reg       flag_add;
//cnt_col
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      cnt_col<='d0;
      end
   else if((cnt_col=='d85)&&(pi_flag))
        begin
        cnt_col<='d0;
        end
   else if(pi_flag)
        begin
        cnt_col<=cnt_col+1'b1;
        end
//cnt_row
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      cnt_row<='d0;
      end
   else if((cnt_col=='d85)&&(cnt_row=='d85)&&(pi_flag))
        begin
        cnt_row<='d0;
        end
   else if((cnt_col=='d85)&&(pi_flag))
        begin
        cnt_row<=cnt_row+1'b1;
        end
//wr_en_1
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      wr_en_1<=1'd0;
      end
   else if(((pi_flag)&&(cnt_row=='d0))||((cnt_row>='d2)&&(cnt_row<='d84)&&(rd_en))||((cnt_row=='d85)&&(cnt_col=='d0)&&(rd_en)))
        begin
        wr_en_1<=1'b1;
        end
   else 
        begin
        wr_en_1<=1'b0;
        end
//wr_en_2
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin  
      wr_en_2<=1'b0;
      end
   else if(((pi_flag)&&(cnt_row=='d1))||((cnt_row>='d2)&&(cnt_row<='d84)&&(rd_en))||((cnt_row=='d85)&&(cnt_col=='d0)&&(rd_en)))
        begin
        wr_en_2<=1'b1;
        end
   else 
        begin
        wr_en_2<=1'b0;
        end
//rd_en
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      rd_en<=1'b0;
      end
   else if((cnt_row>='d2)&&(cnt_row<='d85)&&(pi_flag))
        begin
        rd_en<=1'b1;
        end
   else
        begin
        rd_en<=1'b0;
        end
//flag_add
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      flag_add<=1'b0;
      end
   else if(rd_en)
        begin
        flag_add<=1'b1;
        end
   else 
        begin
        flag_add<=1'b0;
        end
//po_sum
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      po_sum<='d0;
      end
   else if(flag_add)
        begin
        po_sum<=data_out_1+data_out_2+pi_data;
        end
//po_flag
always@(posedge Clk or posedge Rst)
   if(Rst)
      begin
      po_flag<='d0;
      end
   else if(flag_add)
        begin
        po_flag<='d1;
        end
   else
        begin
        po_flag<='d0;
        end
//data_in_1
assign data_in_1=(cnt_row<='d1)?pi_data:data_out_2;
//data_in2
assign data_in_2=pi_data;

fifo fifo_inst1(
  .wr_clk(Clk), // input wr_clk
  .rd_clk(Clk), // input rd_clk
  .din(data_in_1), // input [7 : 0] din
  .wr_en(wr_en_1), // input wr_en
  .rd_en(rd_en), // input rd_en
  .dout(data_out_1), // output [7 : 0] dout
  .full(), // output full
  .empty() // output empty
);
fifo fifo_inst2 (
  .wr_clk(Clk), // input wr_clk
  .rd_clk(Clk), // input rd_clk
  .din(data_in_2), // input [7 : 0] din
  .wr_en(wr_en_2), // input wr_en
  .rd_en(rd_en), // input rd_en
  .dout(data_out_2), // output [7 : 0] dout
  .full(), // output full
  .empty() // output empty
);
endmodule

3.4頂層模塊

//=============================================================
// ---名 稱：top_double_fifo
// ---做 者:橘子哥哥
// ---Q  Q :1073273114
// ---we chat:15870894502
// ---日 期：2021-1-31
// ---描 述：雙流水fifo頂層模塊
//=============================================================
module top_double_fifo(
    input     wire    Clk,
    input     wire    Rst_n,
    input     wire    rx,
    output    wire    tx
);
wire       flag1,flag2;
wire [7:0] data1,data2;
uart_rx_moudule uart_rx_moudule_inst(
    .Clk(Clk),
    .Rst_n(Rst_n),
    .rx(rx),
    .po_data(data1),
    .po_flag(flag1)
    );
fifo_ctrl fifo_ctrl_inst(
    .Clk(Clk),
    .Rst_n(Rst_n),
    .pi_flag(flag1),
    .pi_data(data1),
    .po_flag(flag2),
    .po_sum(data2)
);
uart_tx_module uart_tx_module_inst(
    .Clk(Clk),
    .Rst_n(Rst_n),
    .pi_flag(flag2),
    .pi_data(data2),
    .tx(tx)
    );

endmodule
相關文章
相關標籤/搜索
每日一句
    每一个你不满意的现在，都有一个你没有努力的曾经。
本站公眾號
   歡迎關注本站公眾號,獲取更多信息
聯繫我們 最近搜索 最新文章 沪ICP备13005482号-10 MyBatis教程 SQL 教程 MySQL教程 Java 教程 Thymeleaf 教程 Hibernate教程 Spring教程 Redis教程