重溫FPGA設計流程(5、調用DDS IP核產生正弦波)

建立工程，DDS_test。在IP Catalog中搜索DDS，選擇其中一個DDS Compiler，雙擊打開。 開發板系統頻率爲100MHz, 根據輸出頻率的計算公式，相位步進間隔= (fout / fdds_in) * 2^N (N 爲前面相位的位寬)，因此若是用系統的頻率做爲DDS的輸入頻率，相位步進間隔= （1k / 100M）* 2^16 = 0.65536，顯然這在verilog 中沒

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