基於FPGA的DDS設計（二）

　　在DDS設計中，如果相位累加器每個時鐘週期累加1，就會輸出頻率爲195.313KHz的波形。如果每個時鐘週期累加2，就會輸出頻率爲2*195.313KHz的波形·······，如果每兩個時鐘週期累加1，就會輸出195.313/2KHz的波形······，如果按照這樣來設計話，不太方便並且輸出波形的頻率是不連續的，只能輸出一些特殊的頻率。 　　首先我們可以一起考慮一個問題，如果我們想要得到一個累

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