手把手教你ALLEGRO的約束規則的設置教程！

約束規則的設置

分三步,

1. 定義規則(1、基本約束規則設置:一、線間距設置;二、線寬設置;三、設置過孔;四、區域約束規則設置;五、設置阻抗;六、設置走線的長度範圍;七、設置等長:7.一、不過電阻的NET 等長;7.二、過電阻的XNET 等長;7.三、T 型等長;八、設置通用屬性;

九、差分規則設置:9.一、建立差分對;9.二、設置差分約束;十、Pin Delay.2、高級約束規則設置:十一、單個網絡長度約束;十二、a+b 類長度約束;1三、a+b-c 類長度約束;1四、a+b-c 在最大和最小傳播延遲中的應用;),

1. 組建規則約束對象

2. 給約束對象,附值定義規則, 執行Analyze-Analysis Modes，能夠看到相應的檢查

在PCB設計中規則設置是必不可少的，它也能夠被稱爲DRC檢查規則，用來肯定電路板的走線規則是否符合設計要求。在Allegro PCB的電路板設計過程當中，設計約束規則主要包括時序規則、走線規則、間距規則、信號完整性規則等以及物理規則等設置。

首先，須要認識一下，Allegro PCB的約束管理器：

在PCB設計界面中，執行Setup/Constraints/Constraint Manager命令，彈出AllegroConstraint Manager對話框，以下圖。

在約束管理器中，設計者能夠對電路板的電氣規則、物理規則、間距規則等設計規則進行設置定義。約束規則能夠按板層、網絡或者區域進行設置。

約束管理器是Cadence系統提供的專用規則設置系統，主要有菜單欄、工具欄、工做表選擇區、工做狀態報告欄四部分，在工做表中選擇一個對象，而後右擊，在彈出的命令菜單中，能夠進行任意操做。

工做表選擇區內能夠選擇電氣規則、物理規則、間距規則等規則設置。在對應Net文件夾內，能夠建立指定網絡的對象分組，如：系統、設計、總線、差分對、擴展網絡（XNet）、網絡、相對或匹配羣組，也能夠建立基於相關屬性的電氣規則（ECSet）、物理規則（PCSet）、間距規則(SCSet)等。

約束管理器的約束對象分爲引腳對、總線和匹配羣組，她們相互之間存在優先級差別，即底層對象會集成頂層對象指定約束，爲底層對象指定的約束優先高於上層繼承的約束，對象層次的優先級爲系統、設計、總線、差分對、擴展網絡、相對或匹配羣組、引腳對。

1、電氣規則設置

在約束管理器中，選擇Electrical選項卡，其中能夠爲設計或網絡來設置時序規則、信號完整性規則、佈線的電氣規則（延時、差分對）等，執行Objects/Create/Electrical CSet命令可新建電氣規則。

一、選擇信號完整性仿真規則Signal Integrity屬性，其中包括電氣屬性、反射屬性、單調失真屬性、初始串擾、仿真串擾以及同步開關噪聲這六個規則設置。

其中各項規則設置以下：

（1）電氣屬性設置（Electrical Properties）包括下列內容的設置：

Frequency表示網絡頻率；Period表示網絡週期；Duty cycle表示佔空比；Jitter表示時鐘抖動值；Cycle to measure表示仿真時測量週期；Offset表示補償值；Bit Pattern表示仿真輸出的位格式。

（2）反射屬性設置（Reflection）包括如下內容的設置：

Overshoot表示過沖設置；Noise margin表示噪聲的補償裕量。

（3）失真屬性（Edge Distortions）包括如下內容設置：

EdgeSensitivity表示網絡或擴展接收端的單調敏感性能；Firstincident

Switch 表示第一個波形的轉換設置。

（4）初始串擾設置（Estimated Xtalk）包括如下內容設置：

Active window表示網絡處於轉換或產生噪聲的窗口；Sensitive window

表示網絡處於穩態和易受干擾的狀態窗口；Ignore nets表示計算串擾時可

忽略的網絡； Xtalk的max欄表示網絡容許最大竄擾值；Peak xtalk的max

欄表示一個干擾網絡對受擾網絡產生的最大容許串擾。

（5）仿真串擾設置（Simulated Xtalk）包括如下內容設置：

該項內容與初始串擾設置內容相同，用以查看仿真後的串擾結果，初始串擾

設置則是用以預測串擾結果。

（6）同步開關噪聲設置（SSN）包括如下內容設置：

Max SSN表示最大同步開關噪聲；Power bus name表示電源總線名稱；

Ground busname表示地總線名稱；Actual表示實際噪聲；Margin表示噪

聲裕量，如果負值則會產生衝突。

二、選擇時序規則設置（Timing）：

時序設置包括如下兩個工做表設置，Switch/Settle Delays用以設置第一個轉換延時（Min FirstSwitch）和最後的創建延時（Max Final Settle），經過仿真對實際值和約束值進行比較，可得出裕量值；Setup/Hold則用以設置時鐘網絡名稱、時鐘週期、時鐘延時和時鐘偏移量，將這些數值進行比較，可以得出系統是否符合要求。

三、電氣走線規則設置（Routing）：

（1）連線規則設置（Wiring）包括如下內容設置：Topology用以選擇走線拓撲結構，有菊花鏈、星形等結構；Stub length用以設置走線最大短樁長度；Exposed length用以設置表層走線最大長度；Parallel用以設置並行走線的線寬和線距約束；Layer Sets用以設置走線板層。

（2）過孔規則設置（Vias）包括如下內容設置：用以檢查網絡過孔數量限制（ViaCount）和過孔尺寸是否符合要求（Match Vias）。

（3）阻抗設置（Impedance）包括如下內容設置：Single-lineImpedance用以設置目標網絡的阻抗和誤差設置，經過計算能夠得出阻抗的實際值和裕量，注意疊層和材料的設置必須正確，結果才能準確。

（4）走線最大/最小傳輸延時設置（Min/Max PropagationDelay）包括如下內容設置：Pin Pairs欄有如下三項設置，Longest/Shortest Pin Pair表示將最小延時賦予最短引腳，最大延時約束賦予最長引腳；Longest/Shortest Driver/Receiver表示將最小延時賦予最短驅動/接收端引腳對，最大延時賦予最長驅動/接收端引腳對；All Drivers/All Receivers表示將最大、最小延時約束賦予全部的驅動/接收端引腳對。Prop Delay則用以設置走線最大和最小延時。

（5）走線的最大和最小長度設置（Total Etch Length）：用以設置走線最大和最小長度，並能夠顯示實際的曼哈頓比例，能夠計算走線的不耦合長度。

（6）差分對走線設置（Differential Pair）包括如下內容設置：Uncoupled length用以設置差分對耦合長度的設置，其中GatherControl設置耦合帶控制，Ignore表示忽略差分對剛從芯片出來時候的不耦合長度，忽略耦合帶，Include表示差分對走線長度包含耦合帶長度；Phase tolerance用以設置差分對相位偏量；Min Line Spacing用以設置差分對的最小線間距；CouplingParameters用以設置差分對的耦合參數，其中Primary width表示差分對理想線寬，Primary gap表示差分對理想線間距，Neck width用以設置差分對最小線寬，Neck gap表示差分對最小容許線間距，Tolerance表示容許的誤差。

（7）相對延時設置（Relative Propagation Delay）包括如下內容設置：選擇這個選項卡時，設計者能夠將多網絡設置成匹配羣組，對匹配羣組則須要設置相對延時。

2、物理規則設置

選擇Physical選項卡，則能夠對電路板設計的物理規則進行設置，以下圖所示。

執行Objects/Create/PhysicalCSet命令能夠新建物理規則，而後能夠設置走線的物理約束。

其中走線約束與電氣規則中的意思相仿，再也不贅述了，而後還有須要設置的：Vias可設置過孔類型，BB Via Stagger用以設置埋/盲孔的過孔間距，Allow用以設置焊盤過孔鏈接方式。此外，點擊網絡對應Vias設置欄，在彈出Edit Via List對話框，則能夠對每一個網絡進行相應的過孔設置選擇正確的過孔焊盤，以下圖。

3、間距規則設置

電路板上的導線並不是徹底絕緣的，會受到工做環境的影響，產生不利於PCB正常工做的因素，所以須要規定導線之間的間距。一樣，非導線元件之間要正常工做也須要設置安全距離，間距規則設置界面以下圖。

選擇約束管理器的Spacing選項卡，則能夠對系統或網絡進行間距規則的設置，執行Objects/Create/SpacingCSet便可新建間距規則。

在間距規則設置中，能夠設置走線間距、走線與過孔間距等PCB設計中的各類間距規則。

4、區域規則設置

在電路板設計中，有時一個網絡會從寬鬆區域走線至密集區域，這個網絡就有可能須要進行區域的局部規則設置，包括間距規則和物理規則，這樣才能讓走線在某些特殊區域自動轉換走線規則。

區域規則設置的方法以下：

一、在約束管理器中，點擊Region選項卡，執行Objects/Create/Region命令建立區域規則，以下圖創建區域規則11所示，並可對新建區域規則進行設置。

二、在PCB設計界面中，執行Shape/Rectangle命令，在Options對話框中選擇Constraint Region類和須要區域規則的板層，並將該Shape賦予對應的區域規則以下圖，這樣網絡走線通過該區域時就會自動改變走線規則，有利於密集區域走線。

在Allegro PCB設計中，Cadence自帶的約束管理器集成了各類PCB設計規則，便於規則的設置與管理，有助於設計者更好的進行規則管理設計。只要能正確進行約束管理設置，就能更好的將電路板設計出來。