i2c的時鐘延展問題

結論： (即在模擬i2c主：在主設置SCL爲高後，要超時判斷SCL是否爲高，再發後面的時序）dom   現象(以下圖)：ide 因爲在發送讀命令以後，即ACk以後，下面從設備須要準備數據時間，（大約10us,一個時鐘的時間），此時還在I2C中斷中，所以SCLK上是被拉低。因爲主設備，並未檢查該SCLK信號，致使下一個數據的第一個時鐘信號被拉低，而不知道，而當作有效信號採樣，結果致使數據採用出錯；咱

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