數字電路設計—學習篇

1、Verilog的所有模塊是並行的，模塊內信號操作也是並行的。 2、if_else ：綜合成mux； 多個if嵌套時，逐優先級操作，優先級高的輸出； 電路路徑長； 3、case ：查找表結構，可看作僅一個mux； 4、建立/保持時間：觸發器（D觸發器）在時鐘邊沿採樣時，輸入信號需滿足建立保持時間； 建立時間：時鐘邊沿之前時間T信號輸入； 保持時間：時鐘邊沿之後時間T信號保持； 否則輸出亞穩態（0

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