JESD204B的AXI4-Lite時序分析（對比SRIO的AXI4-Lite時序分析）
JESD204B的AXI4-Lite時序分析 1.前言 本人在寫JESD204B的AXI4-Lite配置接口時，發現對端口時序的理解和常規的理解不一樣，因此寫這篇文章以作記錄，具體如下。 1.1寫時序異常 按常規理解的時序圖(參照SRIO)寫出來的代碼，ready是因，valid是果。在仿真時發現在時鐘復位配置好後，ready信號並沒有按想象中一樣，會先拉高來等
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