我與Verilog的第一次

如何創建工程之類的就不說了，這次直奔主題，就介紹一下作業的Verilog語言和生成的波形。 不過因爲某些非自然原因，本人對此語言還不是特別的熟悉，所以代碼部分有較明顯的蹤跡可尋，但是我會仔細閱讀並學習，希望下次能自己寫出來這些東西，還要說的是，這次部分圖形顯示的還是不對，所以之後會與同學進行交流，希望得到解決。 1. 4-16譯碼器 首先是代碼部分 不知什麼原因代碼拷貝不過來，所以這裏的代碼也用的

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