FPGA開發時鐘資源評估須要考慮的問題

在第一個獨立開發的FPGA項目中，使用了Altera平臺的三速以太網IP，工做在100M模式下，外部輸入的PHY時鐘頻率爲25MHz。

因爲在前期沒有注意這個外部輸入的時鐘，致使最後不得不在板子上飛線，完成以太網的調試。這篇文章主要講講在作FPGA開發的時候，如何考慮時鐘資源的評估！？

1 、使用的時鐘頻率和相位變化範圍？是用DCM仍是PLL？

二、設計中使用到的IP核須要多種時鐘域嗎？用到了多時鐘，它們在期間上怎麼選擇和分佈？

      FPGA上時鐘資源有全局時鐘資源，水平時鐘資源、垂直時鐘資源，區域時鐘資源等

三、設計中須要多少個時鐘？每一個時鐘的負載是多少？每一個時鐘所須要的佈線資源和clock buffer又是多少？

四、特殊的時鐘IO引腳如何放置，他們怎麼影響BUFG、DCM、PLL的？

     一般狀況下不要把全部的時鐘輸入引腳放到器件的同一側，由於DCM、PLL的輸入和輸出都在同一側，這樣就可能把那一側的資源用盡！因此儘量在時鐘腳根據功能劃分，分開放！

五、把佈局資源、IP資源、pin腳約束這些考慮進去，時鐘是如何分佈在各個功能模塊中的？

 

因此，前期作pin腳驗證工程很是有必要！