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Verilog操作符
時間 2020-12-29
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操作符優先級表 Verilog中的大小(size)與符號 Verilog根據表達式中變量的長度對錶達式的值自動地進行調整; Verilog自動截斷或擴展賦值語句中右邊的值以適應左邊變量的長度; 當一個負數賦值給無符號變量如reg時,Verilog自動完成二進制補碼計算; 算術運算符 加(+)、減(-)、乘(×)、除(÷)和模(%); 注意integer和reg類型在算術運算時的差別:integer
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