當我們做後仿時我們究竟在仿些什麼

數字芯片設計流程中有一個步驟叫門級網表仿真。所謂門級（gate level），是和RTL（register transfer level）相對應的。所謂網表（netlist），就是一堆基礎單元（比如standard cell、比如sram cell）之間的連線（net）的列表，是和電路圖形相對應的。門級網表通常可以指綜合之後得到的網表（沒有時鐘樹），也可以指佈局佈線之後的網表（帶有時鐘樹）。 需要

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