cadence Virtuoso ADE原理圖AnalogLib庫中的switch使用

Symbol: switch

A,B:等效於一個電阻;
C,D:等效於控制開關(CD間的控制電壓控制AB的斷開或閉合);
open switch resistance:開關斷開狀態下的等效電阻(AB之間);
close switch resistance:開關閉合狀態下的等效電阻(AB之間);
open voltage:斷開開關所需的電壓值(CD間電壓低於該值，則AB間處於斷開狀態);
closed voltage:閉合開關所需的電壓值(CD間電壓高於該值，則AB間處於閉合狀態);

• 有W標記的是正端，正負端不要接錯
• open voltage 和 closed voltage設置的值不能相同
  （Relay on and off thresholds ('vt2' and 'vt1') must not be the same value
• 通常設置open voltage 小於 closed voltage的值

使用spectre對switch的進行仿真，下圖爲設置的仿真原理圖。

open voltage: 0.5V
closed voltage: 0.6V
open switch resistance: 1T Ohms
close switch resistance: 1 Ohms

VDD:1.2 V
VSS: 0 V
C,D間的控制電壓:Vctrl

仿真波形以下圖，當V_ctrl大於0.6V，開關switch導通，即A點與VSS相連，因此V_A=0。
當V_ctrl小於0.5V，開關switch斷開，即A點浮空，因此V_A=VDD。

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若是設置switch的參數爲open voltage 大於 closed voltage（open voltage: 0.6V ; closed voltage: 0.5V），即V_ctrl大於0.5V，開關switch導通（閉合）；V_ctrl小於0.6V，開關switch斷開。再次對電路進行仿真，仿真波形圖以下圖。

由於V_ctrl大於0.5V，開關switch導通（閉合）；V_ctrl小於0.6V，開關switch斷開。若是\(0.5\lt V_{ctrl}\lt 0.6\)，開關是斷開仍是閉合？這樣設置參數，會產生矛盾，致使上圖波形輸出有誤，具體什麼緣由能夠一塊兒探討交流。

歡迎評論交流，一塊兒進步！