Zynq動態更新FPGA比特流

時間 2020-05-27

標籤 zynq 動態更新 fpga 比特欄目比特幣简体版

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ZYNQ-7000的結構是ARM+FPGA，在脫離JTAG的狀況下，PL的配置只能經過PS來完成。正常上電的加載順序是，FLASH/SD - > FSBL -> PL BITSTREAM -> PS ELF，那麼在整個系統所有加載完成之後是否有辦法從新給PL配置程序呢？答案是確定的。app XILINX官方的BSP裸機例程裏有xdevcfg的驅動代碼，裏面有個例程叫作POLL_EXAMPLE，就是

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